富士通展出使用新一代低介电膜的试制晶圆

【日经BP社报道】富士通在1月27日开幕的“电子设计及解决方案展2005（Electronic Design and Solution Fair 2005）”上，展出了利用新一代低介电（low-k）膜“NCS（纳米聚类硅石）”的65nm节点（hp90:栅极半间距为90nm）试制晶圆。

　　这是该公司首次展出65nm试制晶圆。展出的晶圆是一种已加工成测试芯片的200mm晶圆，由秋留野技术中心(Akiruno Technology Center）试制。65nm工艺日前正处于开发阶段，将于2005年内开发完成，并将从2006年开始接受掩模数据(Mask Data）并投产。估计将在秋留野进行小量量产，不过主要量产地点还是在三重工厂。

　　富士通开发的65nm工艺的首要特点就是前面提到的使用了新一代低介电膜NCS。NCS是通过聚集带有微孔的前驱物（Precursor，初级粒子）而成膜的，因此介电率低（k＝2.3），同时还具有机械强度大且不易发生化学反应的优点。在11层铜配布线中，下面5层是布线间使用NCS、层间使用SiOC的混合构造，而上面各层则使用SiOC膜。第12层为铝布线。

　　该晶圆的各种尺寸规格方面，当面向微处理器时，栅极长度为30nm，SiON栅级绝缘膜厚为0.9nm，多结晶硅栅极的半间距(Half Pitch)为90nm，第1层金属布线（带触点）的半间距为100nm。栅极延迟时间与90nm节点相比，可缩短25～40%。另外，还采用了面向微处理器的“CS200”工序，以及面向普通元器件的“CS200A_G”及“CS200A_LL”工序。日经BP网